Le transistor VDMOS en régime de quasi-saturation : étude analytique et modélisation

(Reçu le 14 février 1997, révisé le 12 mai 1997, accepté le 10 juin 1997)

Abstract
Quasi-saturation in power VDMOS transistors happens for large gate voltage. The associated current limitation occurs by electron velocity saturation phenomenon in the N ^- layer of the structure. This phenomenon has been experimentaly pointed out and the obtained results have been interpreted by an accurate modelling of the MOS cell. The numerical simulation has been realized using DAVINCI software and appropriate mobility models. A physical approach, using CAUGHEY-THOMAS mobility, of the quasi-saturation effect has allowed to devellop a full analytical model. A general expression of ( , ) is given.

Résumé
La quasi-saturation dans les transistors de puissance (VDMOS) se manifeste aux tensions de grille supérieures à la tension nominale, la limitation du courant associé est liée à la saturation de vitesse des électrons dans la couche N ^- du composant. Le phénomène a été mis en évidence de façon expérimentale et les résultats obtenus ont été interprétés par une modélisation fine de la cellule MOS. Cette simulation numérique a été réalisée à l'aide du logiciel DAVINCI en utilisant des "modèles" de mobilité appropriés. Une approche physique de la quasi-saturation a ensuite permis l'élaboration d'un modèle analytique complet et d'une expression générale du réseau de caxactéristiques ( , ).